同学设计的VHDL部分源码如下，为了实现8位数奇偶判断电路，试下述功能描述正确的是：Architecture a of xor8aa isSignal z1,z2: std_logic;Component xor4cPort(a: IN STD_LOGIC_VECTOR(3 Downto 0);z: out std_logic); end component;Begin A: U1: xor4c Port map(a3=>a,a2=>b,a1=>c,a0=>d,z=>z1); U2: xor4c Port map(a3=>e,a2=>f,a1=>g,a0=>h,z=>z2); z